占空比分频,占空比为50%的7分频电路设计

本文目录一览：

• 1、5分频,占空比非50%的2-3分频电路怎么输入仿真信号周期
• 2、用VHDL设计一个数控分频器电路,要求三分频,占空比50%。
• 3、奇数分频电路!要求占空比为50%.比如3分频,
• 4、我写的VHDL分频程序波形仿真得到时钟占空比接近33%,而不是50%。为什么...

5分频,占空比非50%的2-3分频电路怎么输入仿真信号周期

偶数分频：优雅的逻辑设计从基础的2分频开始，通过触发器反接，Verilog用简洁的取反逻辑描绘了这一过程。要实现4和8分频，只需级联2分频器，而对大系数N分频，关键在于计数到N/2时翻转时钟，确保输出信号有稳定的50%占空比。

占空比50%的奇数分频：可以通过构建两个分别用上升沿和下降沿触发的计数器，然后将两个计数器的输出进行逻辑运算得到占空比为50%的分频时钟。小数/分数分频 小数分频可以转化为特定分频比电路设计问题。

两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

设计一个3分频电路和一个2分频电路，用一个二选一多路选择器不断切换，就可以输出一个5分频的时钟信号（f=20MHz），再用一个2倍频电路，将其倍频到40MHz。需要4个电路模块。

先用锁相环2倍频，再用计数器5分频，最后用JK触发器或D触发器2分频，得到的就是占空比50%的5分频。

上面是JK，下是面是D，这个是三分频，五分频没研究过，应该差不多的。

用VHDL设计一个数控分频器电路,要求三分频,占空比50%。

1、一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

2、以下是，核心板的时钟是50MHz，通过sel[1：0]选择分频数，00：不分频；01：15M分频；10：25M四分频；11：50M分频。采用SW1‐SW2设置分频值，SW3复位。LED1为时钟的输出，通过调整SWSW2，可以得到不同的闪烁频率。

3、如图3所示，该电路需要由NOTETABS（音调发生器）、TONETABA、SPEAKER（数控分频器）三个模块组成，分别实现了声音产生、节拍控制、音调控制的功能。1．3 密码设置 Set模块是实现密码锁功能的核心模块。其主要作用是设置密码，Set为设置密码的有效信号，可以实现修改密码的功能。

奇数分频电路!要求占空比为50%.比如3分频,

占空比50%的奇数分频：可以通过构建两个分别用上升沿和下降沿触发的计数器，然后将两个计数器的输出进行逻辑运算得到占空比为50%的分频时钟。小数/分数分频 小数分频可以转化为特定分频比电路设计问题。

利用194来设计奇数或偶数型的计数器，可以用反馈移位的方法来设计，具体可以见西安电子科技大学出版社，杨颂华编的数字电子技术基础，第七章关于74LS194的部分 。设计时请注意能否自启动的问题。分频器和计数器有本质联系，比如把输入信号作为模4计数器的时钟信号，那么计数器的输出就可以将输入信号4分频。

一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

我写的VHDL分频程序波形仿真得到时钟占空比接近33%,而不是50%。为什么...

1、这样不行的，这样不能奇数分频。（奇数分频是要先倍频再分频的，比如3分频的话是要先2倍频再6分频。那样的话，新的时钟的脉冲沿不是在原时钟的触发沿处，而是在电平中变化的。）再说，你前面的IF语句也有错误，是产生歧义了。

2、一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

3、设计个计数器，以T=n为周期，到n后重新从0开始计数，同时产生脉冲，使输出PWM的管脚电平取反。在0-n之间再取个数，当计数值N=d时也产生一个脉冲使得PWM管脚取反。d/n就是占空比，n固定，改变d就可以改变占空比，分辨率为1/n。给个参考思路吧。。很久没用VHDL了，不能编出现成的了。

4、下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。第一个的分频系数为20MHz/10KHz=2000，第二个的分频系数为10KHz/1KHz=10，再将第一个分频器的输出通过一个D触发器构成的2分频器（将q_n输出端反馈至d输入端，输出端q即为输入端clk的2分频）即可。